2021 EDA技术与实验(哈尔滨工业大学) 最新满分章节测试答案
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本课程起止时间为:2021-03-15到2021-07-04
第1章 绪论 第1章 EDA技术概述单元测验
小提示:本节包含奇怪的同名章节内容
1、 问题:广义的EDA技术指的是什么
选项：
A:电子仿真技术。
B:PCB技术。
C:电子设计自动化技术。
D:软件设计技术。
答案: 【电子设计自动化技术。】
2、 问题:下面关于FPGA与CPLD的描述正确的是（ ）
选项：
A:FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。
B:CPLD的安全性比FPGA高。
C:FPGA的集成度比CPLD低。
D:一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。
答案: 【FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。;
CPLD的安全性比FPGA高。;
一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。】
3、 问题:下面关于可编程数字逻辑设计说法正确的是（ ）
选项：
A:现代数字电子系统一般采用自顶而下的设计方法。
B:基于EDA技术的设计具有自主知识产权。
C:现代EDA设计电子系统相比于传统方法的设计效率更高。
D:现代EDA设计技术的可移植性强。
答案: 【现代数字电子系统一般采用自顶而下的设计方法。;
基于EDA技术的设计具有自主知识产权。;
现代EDA设计电子系统相比于传统方法的设计效率更高。;
现代EDA设计技术的可移植性强。】
4、 问题:FPGA相比于CPLD优点是（ ）
选项：
A:FPGA的集成度相比CPLD更高。
B:FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C:FPGA相比于CPLD更适合完成组合逻辑设计。
D: FPGA的保密性更好。
答案: 【FPGA的集成度相比CPLD更高。;
FPGA相比于CPLD更适合完成复杂的时序逻辑设计。】
5、 问题:下面哪些是FPGA的配置方式（ ）
选项：
A:主动串行配置。
B:JTAG配置。
C:SRAM配置。
D:被动串行配置。
答案: 【主动串行配置。;
JTAG配置。;
被动串行配置。】
6、 问题:下面哪些是FPGA的配置芯片（ ）
选项：
A:EPCS16
B:EPC4
C:EPCS4
D:单片机
答案: 【EPCS16;
EPC4;
EPCS4;
单片机】
7、 问题:广义的EDA技术指的是什么
选项：
A:电子仿真技术。
B:PCB技术。
C:电子设计自动化技术。
D:软件设计技术。
答案: 【电子设计自动化技术。
】
8、 问题:下面关于FPGA与CPLD的描述正确的是（ ）
选项：
A:FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。
B:CPLD的安全性比FPGA高。
C:FPGA的集成度比CPLD低。
D:一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。
答案: 【FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。;
CPLD的安全性比FPGA高。
;
一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。】
9、 问题:FPGA相比于CPLD优点是（ ）
选项：
A:FPGA的集成度相比CPLD更高。
B:FPGA相比于CPLD更适合完成复杂的时序逻辑设计。
C:FPGA相比于CPLD更适合完成组合逻辑设计。
D: FPGA的保密性更好。
答案: 【FPGA的集成度相比CPLD更高。;
FPGA相比于CPLD更适合完成复杂的时序逻辑设计。】
10、 问题:下面哪些是FPGA的配置方式（ ）
选项：
A:主动串行配置。
B:JTAG配置。
C:SRAM配置。
D:被动串行配置。
答案: 【主动串行配置。;
JTAG配置。
;
被动串行配置。】
第2章 Verilog HDL 语言基础 第2章 Verilog HDL 语言基础测验
小提示:本节包含奇怪的同名章节内容
1、 问题:这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 【二选一数据选择器】
2、 问题:ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（ ）。
选项：
A: 8TCP
B:9TCP
C:10TCP
D:11TCP
答案: 【10TCP】
3、 问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input
clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always
@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always
@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10MHz
B:25MHz
C:20MHz
D:50MHz
答案: 【20MHz】
4、 问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（ ）。module function(rst,clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10%
B:20%
C:40%
D:50%
答案: 【50%】
5、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（ ）。
选项：
A:11001
B:10110
C:10111
D:11011
答案: 【11001】
6、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（ ）位。
选项：
A:5
B:6
C:7
D:8
答案: 【7】
7、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（ ）。
选项：
A:校验码无差错
B:校验码有1位错误
C:校验码有2位错误
D:校验码有3位错误
答案: 【校验码有1位错误 】
8、 问题:这段程序描述的逻辑功能为：
module Learn1_1(a,b,s,y);
input a,b;
input s;
output y;
wire d, e;
assign d = a & s;
assign e = b & (~s);
assign y = d | e;
endmodule
选项：
A:译码器
B:二选一数据选择器
本文章不含期末不含主观题！！
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