绪论 单元测试

1、 问题:传统设计方法自下而上，EDA设计方法为自上而下（ ）
选项：
A:对
B:错
答案: 【
对
】

2、 问题:传统设计方法采用电路图为主（ ）
选项：
A:对
B:错
答案: 【
对
】

3、 问题:EDA技术方法以硬件描述语言（HDL）为主（ ）
选项：
A:对
B:错
答案: 【
对
】

4、 问题:

EDA技术方法是手工实现（ ）

选项：
A:对
B:错
答案: 【
错
】

第一章 单元测试

1、 问题: 下面哪个不属于简单PLD（ ）。
选项：
A:PROM
B:PLA
C:CPLD
D:GAL
答案: 【
CPLD
】

2、 问题: 低密度PLD不包括（ ）。
选项：
A:PROM
B:PLA
C:PAL
D:FPGA
答案: 【
FPGA
】

3、 问题:PAL 和SSI(Small- Scale Integration) 、MSI ( Middle-Scale Integration) 通用标准器件相比没有哪个优点（ ）。
选项：
A:提高了功能密度，节省了空间。
B:提高了设计的灵活性，且编程和使用都比较方便。PAL
C:有上电复位功能和加密功能，可以防止非法复制。
D:PAL器件采用熔丝工艺，一旦编程（烧录）后便不能改写。
答案: 【
PAL器件采用熔丝工艺，一旦编程（烧录）后便不能改写。
】

4、 问题:EPROM，紫外线擦除电可编程逻辑器件，其工作时用较高电压编程，用紫外线擦除，可编程几十次。（ ）
选项：
A:对
B:错
答案: 【
对
】

5、 问题:数字电路根据逻辑功能的不同特点，可以分成两大类：一类是组合逻辑电路(简称组合电路),另一类是时序逻辑电路(简称时序电路)。（ ）
选项：
A:对
B:错
答案: 【
对
】

6、 问题:PAL采用双极型TTL。（ ）
选项：
A:对
B:错
答案: 【
对
】

7、 问题:高密度的可编程逻辑器件主要包括CPLD和PLA。（ ）
选项：
A:对
B:错
答案: 【
错
】

8、 问题:FPGA实现组合逻辑的基本结构像ASIC那样通过固定的“与非”门来完成。（ ）
选项：
A:对
B:错
答案: 【
错
】

9、 问题:SRAM工艺的FPGA芯片断电后不会丢失内部逻辑配置。（ ）
选项：
A:对
B:错
答案: 【
错
】

10、 问题:GAL采用了电擦除、电可编程的E²CMOS工艺制作，可以用电信号擦除并反复编程上百次。（ ）
选项：
A:对
B:错
答案: 【
对
】

第二章 单元测试

1、 问题:本课程使用的是哪种软件（ ）。
选项：
A:MaxplusⅡ
B:PROTEL
C:QuartusⅡ
答案: 【
QuartusⅡ
】

2、 问题:VHDL支持原理图输入（ ）
选项：
A:对
B:错
答案: 【
对
】

3、 问题:不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。（ ）
选项：
A:对
B:错
答案: 【
对
】

4、 问题:VHDL设计必须先建工程后建立VHDL File（ ）
选项：
A:对
B:错
答案: 【
错
】

5、 问题:工程名字最好和顶层实体名字一致。（ ）
选项：
A:对
B:错
答案: 【
对
】

6、 问题:VHDL File编译出现警告，必须把所有警告改正才能继续执行。（ ）
选项：
A:对
B:错
答案: 【
错
】

7、 问题:编译出现错误，需要将所有错误修改后再次进行编译，直至排除所有错误。（ ）
选项：
A:对
B:错
答案: 【
对
】

8、 问题:波形仿真需要把所有的输入输出端口都进行设置（ ）
选项：
A:对
B:错
答案: 【
错
】

9、 问题:波形仿真需要设置合适的仿真时间（ ）
选项：
A:对
B:错
答案: 【
对
】

10、 问题:波形文件命名应该和实体名字保持一致（ ）
选项：
A:对
B:错
答案: 【
对
】

第三章 单元测试

1、 问题:设D0为‘0’，D1为‘0’，D2为‘1’，D3为‘0’，D0&D1&D2&D3的运算结果为（ ）。
选项：
A:0001
B:0010
C:0100
D:1000
答案: 【
0010
】

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