2022大学慕课答案 数字集成电路设计（研究生用）(深圳大学) 最新大学MOOC满分章节测试答案
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本课程起止时间为:2020-03-01到2020-07-16
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第三章 反相器和组合逻辑电路 第三章测试
1、 问题:下图对应的逻辑表达式是
选项：
A:
B:
C:
D:
答案: 【】
2、 问题:下图等效宽长比为2:1，求ABCD四个PMOS和NMOS管的宽长比
选项：
A:4,8,8,4 2,2,2,1
B:8,8,8,8 2,2,2,2
C:4,4,4,8 1,1,1,2
D:4,4,4,4 1,1,1,1
答案: 【4,8,8,4 2,2,2,1】
3、 问题:写出图中所示电路的逻辑表达式
选项：
A:F=ABCDE；
B:F=ABCD+E；
C:F=
D:F=
；
答案: 【F=；】
4、 问题:对于下图所示电路，逐级加大晶体管尺寸，降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内 
选项：
A:正确
B:错误
答案: 【正确】
5、 问题:NMOS传输门传输低电平有阈值损失，PMOS传输门传输高电平有阈值损失
选项：
A:正确
B:错误
答案: 【错误】
第四章 -时序逻辑电路 第四章测试
1、 问题:下面哪种方法不能提高系统主频
选项：
A:降低组合逻辑延时
B:降低寄存器建立时间
C:降低寄存器输出时间
D:降低寄存器保持时间
答案: 【降低寄存器保持时间】
2、 问题:下面哪种情况是沿触发系统最差情况
选项：
A:前一个上升沿滞后，后一个上升沿提前
B:前一个上升沿滞后，后一个上升沿滞后
C:前一个上升沿提前，后一个上升沿提前
D:前一个上升沿提前，后一个上升沿滞后
答案: 【前一个上升沿滞后，后一个上升沿提前】
3、 问题:图a和图b相比，下面说法正确的是
选项：
A:图a面积大，性能低；图b面积小，性能高；
B:图a面积小，性能低；图b面积大，性能高；
C:图a面积小，性能高；图b面积大，性能低；
D:图a面积大，性能高；图b面积小，性能低；
答案: 【图a面积小，性能低；图b面积大，性能高；】
4、 问题:假设tpd_inv是反相器延时，tpd_t是传输门延时，所有反相器延时，传输门延时相同，那么上图传输门主从（Master-Slave）边沿触发寄存器的建立时间
选项：
A:tsetup=4 * tpd_inv + tpd_t
B:tsetup=3 * tpd_inv + tpd_t
C:tsetup=2 * tpd_inv + tpd_t
D:tsetup=1 * tpd_inv + tpd_t
答案: 【tsetup=3 * tpd_inv + tpd_t】
5、 问题:Clock skew时钟 （ ） 的不确定性；Clock jitter时钟 的不确定性；偏差和抖动对电路工作频率都 影响
选项：
A:在空间上不同位置；在时间上不同时刻；无
B:在空间上不同位置；在时间上不同时刻；有
C:在时间上不同时刻；在空间上不同位置；无
D:在时间上不同时刻；在空间上不同位置；有
答案: 【在空间上不同位置；在时间上不同时刻；有】
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