第一章 单元测试

1、 问题:1 module up_down(clk, rst, result, c_out);
2 input clk, rst;
3 output[5:0] result;
4 output c_out;
5 always @(posedge clk or negedge rst)
6 if(rst)
7 begin
8 result<=0;
9 c_out<=0;
10 end
11 else if(result==59)
12 begin
13 result<=0;
14 c_out<=1;
15 else
16 result<=result+1;
17 c_out<=0;
18 end
19 endmodule;
上面是一段描述具有异步清零，带进位输出的60进制的累加电路的Verilog描述，请指出该代码中不符合Verilog语法的地方。（ ）
选项：
A:语句3和4没有将变量定义为reg类型；
B:语句6改为!rst；
C:语句12和18分别缺少end和begin；
D:语句19删除“；”
答案: 【
语句3和4没有将变量定义为reg类型；
语句6改为!rst；
语句12和18分别缺少end和begin；
语句19删除“；”
】

2、 问题:Verilog中，常数`h11表示（ ）
选项：
A:32位的十六进制；
B:8位的十六进制；
C:对应十进制数17；
D:对应十进制数3
答案: 【
32位的十六进制；
对应十进制数17；
】

3、 问题:导致verilog代码隐含透明Latch的原因：（ ）
选项：
A:if 结构不完整;
B:case 结构不完整;
C:敏感信号列表不完整;
D:电路存在反馈回路;
答案: 【
if 结构不完整;
case 结构不完整;
敏感信号列表不完整;
电路存在反馈回路;
】

4、 问题:下面哪些Verilog描述会导致代码不可综合（ ）
选项：
A:包含延时的赋值语句；
B:同一寄存器变量在不同的always块中被赋值；
C:异步复位信号的触发条件与清零的判断条件逻辑上有矛盾，而无法起到清零作用；
D:存在for语句；
答案: 【
包含延时的赋值语句；
同一寄存器变量在不同的always块中被赋值；
】

5、 问题:关于reg类型变量，下面描述正确的是：（ ）
选项：
A:输入变量不能用reg类型；
B:连续赋值(assign)中，被赋值量不能为reg；
C:在过程语句（always，initial）中，被赋值的量必须是reg；
D:reg变量综合后对应触发器或Latch。
答案: 【
输入变量不能用reg类型；
连续赋值(assign)中，被赋值量不能为reg；
在过程语句（always，initial）中，被赋值的量必须是reg；
】

第二章 单元测试

1、 问题:在编译综合后的下载环节，Quartus II找不到USB下载器硬件的原因可能是（ ）
选项：
A:下载器的连接线有问题
B:USB blaster的驱动没有正确安装
C:下载线没有连接到电脑的USB口
D:电脑的USB接口有故障
答案: 【
下载器的连接线有问题
USB blaster的驱动没有正确安装
下载线没有连接到电脑的USB口
电脑的USB接口有故障
】

2、 问题:在完成数字系统设计后，下载到实验箱前要完成哪些步骤？（ ）
选项：
A:连接实验箱的电源线
B:正确连接实验箱的下载线到电脑的USB口
C:选择合适的工作模式，进行引脚分配并重新编译
D:在Programer下的硬件找到USB blaster并选中
答案: 【
连接实验箱的电源线
正确连接实验箱的下载线到电脑的USB口
选择合适的工作模式，进行引脚分配并重新编译
在Programer下的硬件找到USB blaster并选中
】

3、 问题:如果数字系统需要通过多次按动一个按键来实现某设置量值的递增或递减，应选择该按键为（ ）
选项：
A:电平模式
B:单脉冲模式
C:16进制模式
D:扩展输入接口
答案: 【
单脉冲模式
】

4、 问题:如果数字系统要实现对模拟信号采集并处理后输出，这样的系统应该选择哪种工作模式（ ）
选项：
A:工作模式1
B:工作模式2
C:工作模式3
D:工作模式4
答案: 【
工作模式3
】

5、 问题:如果基于FPGA芯片设计的数字系统，在测试阶段不小心使实验箱断电，再继续测试时需要重新下载。（ ）
选项：
A:对
B:错
答案: 【
对
】

第三章 单元测试

1、 问题:模拟电路相比，数字电路主要的优点有（ ）。
选项：
A:容易设计
B:通用性强
C:保密性好
D:抗干扰能力强
答案: 【
通用性强
保密性好
抗干扰能力强
】

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